高频彩的挂机,探讨高端封装技术现状,台积电和英特尔哪个强?

2019-09-18 16:56:43     来源:连于慧 问芯Voice

在半导体制造的生态体系中,过去封装测试行业被视为最“底层”,并非是技术密集或资本密集的行业,反而是最早传统产业化的环节,陷入明明是身处高、大、上的半导体行业,但却被视为“低端手工业”的尴尬处境。


但如今高端封装技术不但成为摩尔定律续命的解方,更是半导体巨头英特尔、台积电要保住龙头老大的激战之地。


高频彩的挂机2019年的高端封装市场异常热闹,因为英特尔和台积电都不约而同拿出杀手锏来宣示彼此霸主地位。


英特尔除了系统级整合的3D芯片封装技术Foveros之外,更提出Co-EMIB技术,是一种结合2D封装EMIB和3D封装Foveros技术的独门功夫,而台积电则是千唿万唤始出最新一代的3D封装技术SoIC,更于各大技术论坛上曝光,但仍留给外界犹抱琵琶半遮面的好奇感。


问芯Voice询问英特尔集团副总裁兼封装测试技术开发部门总经理Babak Sabi,与英特尔院士兼技术开发部联合总Ravindranath(Ravi)V.Mahajan,有关与台积电之间的3D封装技术之争的优劣,他们做了以下的回答:英特尔3D封装技术Co-EMIB是结合了3D和2D堆叠的两项优势,在这个领域上,台积电的SoIC是做不到的,因此绝对具有优势。


问芯Voice也从几个切入点,来深入高频彩的挂机,探讨高端封装技术现状,因为这可能是英特尔与台积电这两大半导体技术巨擘,再战龙头宝座的关键一役,而在一旁壁上观但未掀底牌的三星,或许已经在准备要加入战局了。


综观全球封装产业现状


根据调研机构Yole预计,2019年全球先进封装市场规模约300亿美元,而2019年~2024年的年复合年增长率(CAGR)约8%,估计该市场规模到2024年将达到440亿美元。


高频彩的挂机在整个先进封装市场中,主流是FLIP-CHIP技术。2018年FLIP-CHIP技术占整个先进封装市场份额超过80%,预计到2024年FLIP-CHIP份额将降至70%左右。往后看未来五年,先进封装市场成长最快速的技术是扇出型封装(Fan-Out)、硅通孔(TSV)两大趋势。


扇出型封装在2009年是由英特尔推动,但后来没有成为主流技术,一直到2013年左右,台积电将扇出型晶圆级封装技术InFO(Integrated Fan-Out)用于苹果的处理器芯片上,该技术再次获得重视。除了手机之外,人工智能、物联网相关芯片也都大量用到扇出型晶圆级封装技术。


再者,TSV技术是直接穿过芯片和下层接点导通,缩短导线长度且降低RC延迟问题,是让3D IC封装得以实现的方式,借此达到更小的封装体积,且获得更高效能。


台积电的3D封装技术SoIC就是利用TSV和chip-on-wafer接合制程,针对多晶粒堆叠系统层级整合的先进互连技术,其中TSV可堆叠多片芯片,其设计概念类似PCB,在芯片钻出小洞,从底部填充入金属,硅晶圆上以刻蚀或激光方式钻孔,再以导电材料填满,优点在于可提供比打线接合更短的互连路径,且更有效率地传递信号与电力,还拥有不限制裸晶堆叠数量等优势。

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图:英特尔EMIB技术(来源:英特尔)


英特尔跨入3D封装Foveros,终极武器Co-EMIB终问世


英特尔提出的EMIB(Embedded Multi-Die Interconnect Bridge)是嵌入式多晶片互连桥接,这种封装方式与2.5D封装类似,目的在于让不同工艺技术的元件整合在一起,不但不会因此而耗损芯片的性能,反而能够提升传输效率,达到更高的性价比。


举例而言,传统晶片是CPU芯片、GPU芯片、存储控制器、IO都只能使用同一种工艺制程打造,但若是用EMIB技术,就可以形成CPU芯片、GPU芯片采用10nm工艺,通讯芯片、IO单元使用14nm工艺,存储芯片则是用22nm工艺,再以EMIB封装技术把不同种类的工艺技术做成一个处理器。

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3D封装Foveros的问世,是英特尔在封装技术上的一大精进。不同于过去的3D芯片堆叠技术,Foveros能做到逻辑芯片和逻辑芯片的直接贴合。


高频彩的挂机Foveros可以超越目前被动中介层(interposers)的芯片堆叠技术,同时首次把存储器放在CPU、绘图晶片和AI处理器等,这类高性能逻辑晶片之上。


再者,英特尔也藉由将产品拆分为多个Chiplets的结构,让I/O、SRAM和电源传递电路可以配建在底层的裸晶上,接着高性能的逻辑Chiplet则可进一步堆叠在其上。


英特尔的Foveros本身就是一种3D IC封装技术,也可称为“脸贴脸”(Face-to-Face)的封装技术,透过TSV技术和微凸块(micro-bumps)搭配,把不同的逻辑芯片堆叠起来。高频彩的挂机其架构概念就是在一块基础的运算微芯片(Compute Chiplet)上,以TSV加上微凸块的方式,堆叠其他的运算晶粒(die)和微芯片(chiplets),例如GPU和存储器,甚至是RF元件等,最后再把整个结构打包封装,让单一芯片中提升运算效能,推动摩尔定律前进。

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图:|英特尔Co-EMIB(来源:英特尔)


再来是英特尔在2019年推出的终极武器Co-EMIB,就是EMIB技术还有Foveros两个技术的集成,把2D和3D芯片进行融合。利用Co-EMIB可以把超过两个不同的裸片来进行叠加,具体的叠加也可以在水平和垂直方向实现,并且把放在同一个封装内进行实现。


英特尔提出的两种封装互连技术


英特尔封装研究事业部元件研究部首席工程师Adel Elsherbini讲到封装互连技术有两种,一种是把主要的相关功能在封装上进行集成,其中一个就是把电压的调节单元从母板上移到封装上,通过这种方式实现全面集成的电压调节封装。


另外一种方式称为SoC片上系统分解的方式,把不同功能的小芯片Chiplet进行连接并放在同一封装里,通过这种方法可以实现接近于单芯片的特点性能和功能。


讲到这里,近期半导体产业当红炸子鸡“Chiplet”出现了!


Chiplet爆红,“后摩尔定律”时代的解方之一


Chiplet是全球半导体产业近期一个非常红的名词,甚至是美国国防部高级研究计划局(DARPA)的专案研究之一,很多公司也都有属于自己的Chiplet生态系统。


当摩尔定律一直走到3nm甚至是2nm工艺以下,受到开发资源、资金等受限,有能力做下去的只有台积电、三星,对于其他半导体厂而言,Chiplet或许可以视为是一种另类解药,不走摩尔定律微缩的路线,可以更为节省成本,且让产品快速上市。


Chiplet起源于多芯片模块,大概在70年代AMD用在Ryzen和Epyc的x86处理器上,以作为节省成本的一种方式。


简单而言,Chiplet是在系统端将复杂功能进行分解,然后开发出多种具有单一特定功能,可相互进行模块化组装的Chiplet,实现数据存储、计算、信号处理、数据流管理等功能,并最终以此为基础建立一个Chiplet的芯片网络。


英特尔提出的三种微缩方式


为了复杂的封装技术,英特尔也提出三种微缩方向:


用于堆叠裸片的高密度垂直互连:目的在于提高带宽,同时也可以实现高密度的裸片叠加。


全局的横向互连:未来Chiplet使用越来越广泛,这是为了在Chiplet上集成更高的带宽。


全方位互连ODI(Omni-Directional Interconnect):通过全方位互连可以实现之前所无法达到的3D堆叠带来的性能。

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其中,全方位互连的ODI为封装中小芯片之间的通信提供更大的灵活性,顶部芯片可以像EMIB技术下一样与其他小芯片进行水平通信。同时,也可以像3D封装的Foveros技术一样,通过TSV与底部裸片进行垂直通信。


英特尔解释,ODI带来几个好处,第一是上方的裸片和下方的基础裸片之间的带宽速度还是非常快。第二,上面的Chiplet可以直接获得封装的供电,而并不需要中间的通孔。第三,在ODI技术下,基础裸片就不用像过去那样,要比上方搭载小芯片的面积总和更大。


再仔细研究ODI架构,可知通过传统的TSV技术,顶层小芯片可以与下方的芯片互连,这样就可以通过底层封装直接对上方Chiplet供电。除了这些供电外,可以让上、下方裸片之间有直接的互连,且通过这种并排互连的形式,达到延迟降低2.5倍、功耗减少15%、带宽提高3倍的目标。

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图:|台积电vs.英特尔(来源:英特尔)


台积电和英特尔哪个强?英特尔提出MDIO接口,对上台积电LIPINCON2


英特尔继先进介面汇流排AIB(Advanced Interface Bus)介面后,再度提出全新裸片间接口技术MDIO,这也是在AIB基础上研发而成的。


MDIO支持对小晶片IP模块库的模块化系统设计,实现AIB技术两倍以上的速度和带宽密度,为EMIB提供了标准化SiP PHY级接口,用于Chiplet之间的通信。


台积电也是有针对类似接口也提出LIPINCON2,针脚速度可以达到8.0,但是它的Shoreline带宽密度和Areal带宽密度分别是67和198。英特尔强调,在同样的带宽密度条件下,功耗可以做得更低。


今年英特尔让外界等了将近四年的10nm工艺技术终于问世,同时也拿出“终极武器”强大的封装技术Co-EMIB要证明自己仍是全球半导体的霸主。在之前,台积电在前端工艺技术不断超前往7nm前进,加上后端封装一张张底牌亮出,对英特尔造成不小压力。


也就在今年,英特尔和台积电对于业界高度关注3D封装技术分别出招,英特尔的Co-EMIB对上台积电SoIC技术,行业内人士等着看这出“顶尖对决”的戏码上演。


对此英特尔是这样回答的,包括英特尔3D封装技术在内的SoIC都是开发其他封装架构的基础框架所在,英特尔与台积电的技术两者之间的不同处在于,英特尔的3D封装技术Co-EMIB结合了3D和2D堆叠的两项优势,在这个领域上,目前台积电的SoIC是做不到的。


英特尔的3D封装第二个优势是ODI全向互连,可以通过在小芯片之间的布线空隙来实现,这一点也是与台积电的技术最大的不同。


至于过去一直处于壁上观的三星,传出年初也收购子公司三星电机的半导体封装PLP事业,要强化半导体封装业务的发展。


过去三星一直是苹果A系列处理器芯片的代工厂,最后输给台积电,从与台积电分食,到最后由台积电全吃下订单,除了苹果和三星在品牌手机市场上的竞争白热化之外,台积电在封装领域的技术突破,也是取下苹果订单的主要关键因素。


业内指出,三星在2015年成立特别工作小组,以子公司三星电机为主力,与三星电子合力开发面板级扇出型封装(FOPLP)技术,看好FOPLP方型载板的竞争技术将比台积电的FOWLP的生产效率要高,同时三星也将该技术用在智能手表Galaxy Watch上。不过,FOPLP封装技术要用在手机上,无论是产能、技术、良率等可能都还不太够。


但日前传出三星收购三星电机的半导体封装事业,可以想见是要强化其封装技术,毕竟对于三星的逻辑事业来说,抢回苹果处理器芯片订单一直是从未放弃的目标。

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